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Clevo M728T Service Manual Page 85

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Schematic Diagrams
DDRII CHANNEL A B - 11
B.Schematic Diagrams
DDRII CHANNEL A
Sheet 10 of 40
DDRII CHANNEL A
VDD SPD
C1 1 1
1U_6.3V_04
JDIMM_1 Terminator
M_ A_ A6
M _ A_A1 1
M_CS#1
M_ A_D Q2 9
M_ A_D Q6 1
M_ A_D Q5 6
C47
0.1U_16V_04
M_A_D QS#3
C1 6 3
*1 50 U _4 V _ B2
RN 1
8P4R X56_04
1
2
3
4 5
6
7
8
C8 9 0 .1 U_ 10 V _ X7 R _0 4
M_ A_D Q2 8
M_A_D QS0
RN 20
8P4R X56_04
1
2
3
4 5
6
7
8
R2 7
10 K _ 04
M _ A_A4
M_A_D M3
M _ A_A0
M _ ABS2
M_ A_D Q4 1
R28
10K_04
D8
RB551V-30
A C
C103 0.1U_10V_X7R _04
M_ A_ A2
M_ A_D Q2
M _ A_A1
C152 1U_6.3V_04
SA 0_ DIM 0
C147 0.1U_10V_X7R _04
SO-DIMM 1
M_A_DQS[7:0][6]
R8 1
1K_1%_04
C106 0.1U_10V_X7R _04
M_ CS # 1
M_ A_ DQS# [7 :0 ][6]
M_ A_ A1
M_ A_D Q9
C129 0.1U_10V_X7R _04
M_ A_D Q4 2
M _ A_A7
M_A_D QS#6
M_ A_ A4
M_ A_D Q4 6
M_ A_D Q4 3
M_ C KE1[5 ]
M_A_DM[7:0][6 ]
M_ ABS0
1.8V
ICH_ S MBC L K0[ 1 1, 1 5 , 18 ]
M_ A_ A8
M_ A_D Q2 5
M_ A_D Q3 8
M_CLK_DDR0[5 ]
M_A_D QS4
M_A_D QS5
C1 3 0
10U _6.3V_X5R_08
C121 0.1U_10V_X7R _04
M_ A_D Q2 4
C8 6
10U _6.3V_X5R_08
M_ ABS1[6 ]
M_ OD T 1
C125 0.1U_10V_X7R _04
M_ODT0
M_ A_D Q1 7
M_ A_D Q2 0
M_ A_D Q5
M_A_D QS2
M_ A_D Q6 2
C1 76
1U _6 . 3 V _ 04
VD DSPD[11]
M_ A_D Q4 8
M_ A_D Q3 4
M_ A _ CA S #[6]
M_ A_D Q4 5
0.9VSM
M_ A_D Q1 6
M_ A_D Q5 3
C174
0.1U_10V_X7R _04
M_ ABS2[6 ]
M_A_D M0
RN 17
8P4R X56_04
1
2
3
4 5
6
7
8
C135
1U_6.3V_04
M_ A_D Q1 9
C1 6 7
2 . 2U _6 . 3 V _ 06
RN 5
8P4R X56_04
1
2
3
4 5
6
7
8
M_ C KE0[5 ]
M_ A_ A9
M_ A_D Q2 2
M_ CLK_ DD R# 1[5]
M _ A_A1 2
M_ A_D Q1 0
M_ C S #1[5 ]
C9 0
0.1U _10V_X7R_04
RN 3
8P4R X56_04
1
2
3
4 5
6
7
8
C149
* 0.22U_16V_X7R_06
M_ CK E 0
M_ A_D Q3 7
M_ C S #0[5 ]
M_ A_ A7
MVREF_DIM0
M_A_WE#[6]
M_ A_D Q5 9
M _ A_A2
M_ CK E 1
M_ A_ A1 1
SA 1_ DIM 0
C87 10U_6.3V_X5R _08
M_CKE1
M_ A_D Q3 1
M_A_D M4
C3 9 1
0.1U _10V_X7R_04
M_ A _ A [ 1 4: 0 ][6 ]
M_A_D M2
20mils
M _ A_A1 0
M _ ABS0
M_ A_D Q3 3
M_ A_D Q5 7
C1 3 9
*0.22U_16V_X7R _06
C382
220U_4V_D
M_ OD T 0
M_A_D M6
M_ A_D Q5 1
M_ A_D Q1 4
M_ A_D Q8
M_A_DQ[63:0] [6]
3.3VS
M_ A_ R A S #
C9 8 0 .1 U_ 10 V _ X7 R _0 4
20mils
CLOSE TO JDIMM_1
M _ A_A6
1.8V
M _ A_A9
0.9VSM
PM_ EXTTS_DD R#[5 ,1 1]
M_ A_ A1 3
M_ A_D Q3 6
RN 7
8P4R X56_04
1
2
3
4 5
6
7
8
C142 0.1U_10V_X7R _04
Layout note:
M_A_D QS1
C1 73
0.1U_10V_X7R_04
M _ A_A5
M_A_D M7
M_ A_D Q6 3
C154
10U_10V_08
M_ A_D Q5 0
M_ A_D Q5 5
C101 0.1U_10V_X7R _04
M_A_D QS#4
3.3VS[5 ,8 ,9,1 1 ..16,1 8..27 ,31 ]
C1 3 6
0. 1U _1 0 V _ X 7 R _ 0 4
C1 4 5
1U_6.3V_04
C144
0.1U_10V_X7R _04
M_CS#0
M_ A_D Q3 9
M_ A_D Q3 5
JD IMM_1B
AS 0A421-N 2R N-4F
112
111
117
96
95
118
81
82
87
103
88
104
199
83
120
50
69
163
1
201
202
47
133
183
77
12
48
184
78
71
72
121
122
196
193
8
18
24
41
53
42
54
59
65
60
66
127
139
128
145
165
171
172
177
187
178
190
9
21
33
155
34
132
144
156
168
2
3
15
27
39
149
161
28
40
138
150
162
VD D1
VD D2
VD D3
VD D4
VD D5
VD D6
VD D7
VD D8
VD D9
VD D10
VD D11
VD D12
VD DSPD
NC1
NC2
NC3
NC4
NCTEST
VR EF
G ND0
G ND1
VSS1
VSS2
VSS3
VSS4
VSS5
VSS6
VSS7
VSS8
VSS9
VSS1 0
VSS1 1
VSS1 2
VSS1 3
VSS1 4
VSS1 5
VSS16
VSS17
VSS18
VSS19
VSS20
VSS21
VSS22
VSS23
VSS24
VSS25
VSS26
VSS27
VSS28
VSS29
VSS30
VSS31
VSS32
VSS33
VSS34
VSS35
VSS36
VSS37
VSS38
VSS39
VSS40
VSS41
VSS42
VSS43
VSS44
VSS45
VSS46
VSS47
VSS48
VSS49
VSS50
VSS51
VSS52
VSS53
VSS54
VSS55
VSS56
VSS57
M_ A_D Q1
M_ A_D Q3 0
M_ A_D Q5 4
M_ ABS2
M_ A_ A3
M_A_D QS#7
C1 6 1
*1 50 U _4 V _ B2
M_ A_D Q3
M_ CLK_ DD R# 0[5]
M_ A_D Q1 8
1.8V
1.8V
CLOSE TO JDIMM_1
M_ O DT 1[5 ]
0.9VSM[11,30]
M_ A_ A0
C1 1 9
4.7U _6.3V_X5R_06
C1 4 8
10U _10V_08
M_ A_D Q0
C115 0.1U_10V_X7R _04
C1 2 4
0. 1 U _1 0 V _X 7 R _ 0 4
M_ ABS0[6 ]
M_ A_D Q2 3
M_ A_ C A S #
M_ A_D Q2 6
M_ A_D Q4 0
M_ A_D Q1 2
M_A_D M1
M_A_D QS#0
M_ A_D Q4
M_ A_ A5
1.8V[5,7 ,8 ,11 ,3 0]
M_ A_D Q4 7
M _ A_A1 4
M_A_C AS#
M_ A_D Q5 8
M_ A_D Q1 1
M_ O DT 0[5 ]
M_A_D QS#2
M_ A_D Q5 2
C110
0.1U _10V_X7R _04
C9 1
0.1U _10V_X7R_04
1.8V
MVREF_DIM0
ICH_SMBD AT0[ 1 1, 1 5 , 18 ]
R8 0 1 K _ 1% _ 04
M_ A_ A1 4
M_ A_ A1 2
M _ A_A3
M_A_D QS3
M_A_D QS6
M_ A_D Q4 4
M _ ABS1
M_ A_D Q1 5
M_A_D QS#5
C132 0.1U_10V_X7R _04
VD DSPD
M_ A_ A1 0
M_ A_D Q1 3
C137 0.1U_10V_X7R _04
M_ A_D Q2 7
M_ODT1
RN 16
8P4R X56_04
1
2
3
4 5
6
7
8
M_ A _ RA S #[6]
C9 3 0 .1 U_ 10 V _ X7 R _0 4
P l ac e o ne c ap clo se to ev er y 2 pu ll -u p r esi sto r s
terminated to +VTT_MEM
M_CLK_DDR1[5 ]
M_ CS # 0
M _ A_A1 3
M_ A_D Q7
M_A_WE#
M_ A_ W E #
M_A_D M5
M_ A_D Q6
M_ A_D Q2 1
C1 5 3
10U _6.3V_X5R_08
M_ ABS1
C1 0 0
4.7U _6.3V_X5R_06
C4 6
*2.2U_6.3V_06
M _ A_A8
M_ A_D Q4 9
M_ A_D Q3 2
C9 7 0 .1 U_ 10 V _ X7 R _0 4
M_CKE0
C1 2 3
0.1U _10V_X7R_04
M_A_D QS#1
M_A_R AS#
J D IMM_ 1 A
A S0A421-N 2RN-4F
102
101
100
99
98
97
94
92
93
91
105
90
89
116
86
84
85
5
7
17
19
4
6
14
16
23
25
35
37
20
22
36
38
43
45
55
57
44
46
56
58
61
63
73
75
62
64
74
76
123
125
135
137
124
126
134
136
141
143
151
153
140
142
152
154
157
159
173
175
158
160
174
176
179
181
189
191
180
182
192
194
107
106
108
109
113
110
115
79
80
30
32
164
166
195
197
200
198
10
26
52
67
130
147
170
185
13
31
51
70
131
148
169
188
11
29
49
68
129
146
167
186
114
119
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A1 0 /AP
A1 1
A1 2
A1 3
A1 4
A1 5
A1 6 _BA2
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQ 8
DQ 9
DQ 1 0
DQ 1 1
DQ 1 2
DQ 1 3
DQ 1 4
DQ 1 5
DQ 1 6
DQ 1 7
DQ 1 8
DQ 1 9
DQ 2 0
DQ 2 1
DQ 2 2
DQ 2 3
DQ 2 4
DQ 2 5
DQ 2 6
DQ 2 7
DQ 2 8
DQ 2 9
DQ 3 0
DQ 3 1
DQ 3 2
DQ 3 3
DQ 3 4
DQ 3 5
DQ 3 6
DQ 3 7
DQ 3 8
DQ 3 9
DQ 4 0
DQ 4 1
DQ 4 2
DQ 4 3
DQ 4 4
DQ 4 5
DQ 4 6
DQ 4 7
DQ 4 8
DQ 4 9
DQ 5 0
DQ 5 1
DQ 5 2
DQ 5 3
DQ 5 4
DQ 5 5
DQ 5 6
DQ 5 7
DQ 5 8
DQ 5 9
DQ 6 0
DQ 6 1
DQ 6 2
DQ 6 3
BA0
BA1
RAS#
WE#
CAS#
S0 #
S1 #
CKE0
CKE1
CK0
CK0#
CK1
CK1#
SD A
SC L
SA1
SA0
DM0
DM1
DM2
DM3
DM4
DM5
DM6
DM7
DQS0
DQS1
DQS2
DQS3
DQS4
DQS5
DQS6
DQS7
DQS0#
DQS1#
DQS2#
DQS3#
DQS4#
DQS5#
DQS6#
DQS7#
ODT0
ODT1
M_ A_D Q6 0
M_A_D QS7
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